Verilog HDL与FPGA数字系统设计_罗杰主编_9787111489511

本书是根据电子技术的发展和我国高等教育发展的新形势,以及作者多年教学与实践经验的基础上而编写的。内容覆盖了数字逻辑设计基础、VerilogHDL基础知识与建模方法、有限状态机设计、可编程逻辑器件及其开发工具、数字电路与系统设计实例、数字电路动态仿真与静态时序分析等相关知识。本书将数字逻辑设计和VerilogHDL有机地结合在一起，方便读者快速地掌握数字逻辑的基础知识和VerilogHDL建模方法，熟悉用EDA方法设计数字系统的技巧。本书不仅注重基础知识的介绍，而且力求向读者系统地讲解VerilogHDL在数字系统设计方面的实际应用。本书以QuartusⅡ9.1为软件平台，所有程序都通过了DE2开发板的硬件测试，读者可参考使用。

　　随着数字技术的高速发展，人们已经不再采用各种功能固定的通用中、小规模集成电路和电路图输入方法设计数字系统，而是广泛地采用硬件描述语言对数字电路的行为进行建模，并使用电子设计自动化（Electronic Design Automation，EDA）软件自动地对所设计的电路进行优化和仿真，然后使用逻辑综合工具将设计转化成物理实现的网表文件，最后用可编程逻辑器件或者专用集成电路 (Application Specific Integrated Circuit，ASIC)完成数字系统。因此，掌握硬件描述语言、EDA技术和可编程逻辑器件已成为当今数字系统设计者的重要任务。
　　目前，符合IEEE标准的硬件描述语言（Hardware Description Language，HDL）有VHDL和Verilog HDL。两者的应用广泛，都能够通过程序描述电路的功能，从而进行数字电路的设计。由于Verilog HDL在ASIC设计领域占有重要的地位，并且它是在C语言的基础上发展起来的，语法较自由，易学易用，因此本书选取Verilog HDL进行电路设计。同时，本书还介绍了ModelSim软件和Quartus II软件的使用方法，读者可以使用它们进行仿真和综合Verilog HDL代码。
　　本书是作者根据多年的教学科研经验以及指导学生参加全国电子设计竞赛经验编写而成的。在内容上，将数字逻辑设计和Verilog HDL有机结合在一起，方便读者快速进入现代数字逻辑设计领域。按照“数字逻辑设计基础、Verilog HDL建模技术、可编程逻辑器件的结构原理、EDA设计工具软件、数字电路系统设计实践”的体系结构编写。为了让大家更容易掌握Verilog HDL知识，本书在介绍数字电路设计的过程中列举了Verilog HDL的很多例程，并假定读者没有任何数字逻辑基础知识。
　　全书共11章。首先介绍了数字逻辑运算、逻辑门、组合电路设计等基础知识，接着重点介绍了Verilog HDL基础知识与建模方法，对状态机的建模方法进行了深入讨论；然后讨论各种可编程逻辑器件的组成、结构特点和开发流程，以及Quartus II软件的使用方法和静态时序分析方法；最后通过大量的例程介绍Verilog HDL在数字系统设计方面的应用，有助于读者理解书中的基本概念并掌握从简单电路到复杂模块的设计技术。
　　本书力求做到通俗易懂，适教适学。为方便读者学习，每章开头均有“本章目的”，介绍该章将要学习的主要内容，每章后面均安排有小结，部分章节后面配有习题。理论学习要和上机实验相结合，从第7章开始通过精选的例程进行引导，读者可以按照这些例程进行实际操作，将HDL代码“写入”FPGA芯片，对设计的电路进行实际测试，以方便读者掌握FPGA开发的整个流程。
　　参加本书编写工作的有华中科技大学的罗杰（第1、2、3、4、5章）、张大卫（第6、7章、附录C）、谭力（第8、10章）、王贞炎（第9章）和湖北大学的刘文超（第11章、附录A、B）等，罗杰担任主编，负责全书的策划、组织整理和定稿工作。
　　本书在编写过程中，得到了华中科技大学电工电子科技创新基地的大力支持；得到了华中科技大学“教学改革工程”教材建设基金资助；还得到康华光教授的热情支持和鼓励，在此表示衷心的感谢。
　　由于作者知识水平有限，书中难免有疏漏、不妥或错误之处，敬请各位专家、同行和读者批评指正。
　　编者 2014年11月

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