本书以FPGA高级开发系统和“小脚丫FPGA开发板”为平台，将Verilog硬件描述语言融入数字电路设计。全书共9章，第1章介绍FPGA、Verilog硬件描述语言、EDA软件Quartus及数字电路设计流程；第2～9章涵盖门电路、组合逻辑电路、时序逻辑电路、状态机等典型电路的Verilog实现，包含多个扩展实验与综合实验。所有实验项目与数字电路理论课程同步，由浅入深，循序渐进，将Verilog硬件描述语言的语法有机地融入数字电路设计中。本书适合作为高等院校电子信息类专业本科生教材，也可作为FPGA开发初学者和相关行业工程技术人员的参考用书。

庞志勇，中山大学高级实验师，2013年毕业于中山大学信息科学与技术学院，获通信与信息系统工学博士学位。主要从事嵌入式程序设计、数字集成电路SOC EDA设计、图像视频处理等专业领域的科学研究与教学。陈弟虎，教授、博士生导师，中山大学教学名师、南粤优秀教师。现任广东省集成电路技术工程研究中心主任，教育部高等学校电工电子基础课程教学分指导委员会委员、广东省高等学校电子信息类教学指导委员会副主任委员，主要从事集成电路设计方法学、专用集成电路芯片设计、人工智能算法与硬件加速器等研究，在C语言-电路网表的高层次综合EDA工具、行人中识别算法、微纳传感器件等研究具有特色。

第1章 数字电路FPGA设计
1.1 传统数字电路实验箱
1.2 FPGA现代数字电路实验平台
1.3 数字电路的传统设计与现代设计
1.4 Quartus原理图法设计数字电路
1.4.1 新建工程
1.4.2 创建原理图文件
1.4.3 引脚约束
1.4.4 波形仿真
1.5 Verilog硬件描述语言
1.5.1 Verilog程序结构
1.5.2 Verilog描述方式
1.5.3 Verilog仿真
1.6 Quartus设计数字电路
1.6.1 新建工程
1.6.2 创建Verilog设计文件
1.6.3 引脚约束
1.6.4 ModelSim仿真
1.6.5 FPGA下载
1.7 小脚丫FPGA开发板的开源生态
第2章 门电路及Verilog实现
2.1 门电路的基本概念
2.2 通过Verilog进行模块描述
2.3 与门（AND Gate）
2.4 或门（OR Gate）
2.5 非门（NOT Gate）
2.6 与非门（NAND Gate）
2.7 或非门（NOR Gate）
2.8 异或门（XOR Gate）
第3章 通过FPGA开展门电路实验
3.1 小脚丫FGPA开发板的基础操作
3.2 多路非门实验
3.3 与门实验
3.4 与非门和或非门实验
3.5 异或门实验
第4章 组合逻辑电路实验
4.1 半加器（Half Adder）
4.2 全加器（Full Adder）
4.3 比较器（Comparator）
4.4 编码器（Encoder）
4.5 译码器（Decoder）
4.6 多路选择器（Multiplexer）
4.7 加法器（Adder）
4.8 乘法器（Multiplier）
第5章 更多组合逻辑电路设计实验
5.1 奇偶校验器（Parity Checker）
5.2 表决器（Voter）
5.3 模块化构建译码器（Decoder）
5.4 数码管（Segment Display Tube）
5.5 密码锁（Password Lock）
第6章 时序逻辑电路实验
6.1 SR锁存器（SR Latch）
6.2 RS触发器（RS Flipflop）
6.3 D触发器（D Flipflop）
6.4 时钟分频器（Clock Divider）
6.5 移位寄存器（Shift Register）
6.6 计数器（Binary Counter）
第7章 更多时序逻辑电路设计实验
7.1 延时器
7.2 按键消抖器
7.3 流水灯
7.4 LED亮度调节
7.5 呼吸灯
7.6 秒表计时器
第8章 状态机
8.1 状态机原理
8.2 状态机在Verilog中的实现
8.3 利用状态机设计流水灯
8.4 设计交通信号灯
第9章 CPU设计
9.1 CPU原理
9.2 简单CPU设计实验
参考文献