本书专为通信工程领域从业者及高阶学习者设计。本书以AMD Artix-7系列FPGA为硬件平台，MATLAB为算法验证工具，通过10大经典同步系统的全流程实现，完美演绎"理论-仿真-硬件"三位一体的开发方法论。

杜勇，四川省广安市人，高级工程师。1999年于湖南大学获电子工程专业学士学位，2005年于国防科技大学获信息与通信工程专业硕士学位。主要从事数字信号处理、无线通信以及FPGA应用技术研究。发表学术论文十余篇，出版《数字滤波器的MATLAB与FPGA实现（第2版）》、《数字通信同步技术的MATLAB与FPGA实现》、《数字调制解调技术的MATLAB与FPGA实现》等多部著作。

目录

第1章 同步技术的概念及FPGA基础 1
1.1　数字通信中的同步技术 1
1.2　同步技术的实现方法 3
1.2.1 两种不同的实现原理 3
1.2.2 常用的工程实现途径 4
1.3　FPGA概念及其在信号处理中的应用 5
1.3.1 基本概念及发展历程 5
1.3.2 FPGA的结构和工作原理 7
1.3.3 FPGA在数字信号处理中的应用 13
1.4　AMD器件简介 14
1.4.1 AMD系列器件概览 14
1.4.2 7系列FPGA芯片简介 16
1.5　FPGA数字信号处理板CXD720 17
1.6　小结 19
第2章 FPGA实现数字信号处理基础 21
2.1　数的表示 21
2.1.1 莱布尼茨与二进制 21
2.1.2 定点数表示法 22
2.1.3 浮点数表示法 24
2.2　FPGA中数的运算 27
2.2.1 加减法运算 27
2.2.2 乘法运算 30
2.2.3 除法运算 31
2.2.4 有效数据位的计算 31
2.3　有限字长效应 34
2.3.1 有限字长效应的产生因素 34
2.3.2 AD转换的有限字长效应 35
2.3.3 数字滤波器系数的有限字长效应 36
2.3.4 数字滤波器运算中的有限字长效应 37
2.4　小结 38
第3章 锁相环工作原理及应用 39
3.1　锁相环的工作原理 39
3.1.1 锁相环的模型 39
3.1.2 锁定与跟踪的概念 40
3.1.3 锁相环的基本性能要求 41
3.2　锁相环的组成 42
3.2.1 鉴相器 42
3.2.2 环路滤波器 43
3.2.3 压控振荡器 44
3.3　锁相环的动态方程 45
3.3.1 非线性相位模型 45
3.3.2 线性相位模型 46
3.3.3 锁相环的传递函数 47
3.4　锁相环的性能分析 49
3.4.1 暂态信号响应 49
3.4.2 频率响应 51
3.4.3 稳定性 53
3.4.4 非线性跟踪性能 55
3.4.5 捕获性能 57
3.4.6 噪声性能 58
3.5　锁相环的应用 60
3.5.1 环路的两种跟踪状态 60
3.5.2 调频解调器 61
3.5.3 调相解调器 61
3.5.4 调幅信号的相干解调器 62
3.5.5 锁相调频器 63
3.5.6 锁相调相器 63
3.6　小结 64
第4章 一阶锁相环电路FPGA设计 65
4.1　一阶锁相环的基本参数 65
4.2　一阶锁相环的数字化模型 66
4.2.1 工程实例需求 66
4.2.2 数字鉴相器 67
4.2.3 DDS 68
4.2.4 计算环路增益 70
4.3　数字滤波器设计 70
4.4　一阶锁相环的Verilog HDL设计 73
4.4.1 新建FPGA工程 73
4.4.2 数字乘法器设计 74
4.4.3 数字滤波器设计 76
4.4.4 DDS设计 79
4.4.5 顶层文件设计 82
4.5　一阶锁相环的仿真测试 83
4.5.1 测试程序设计 83
4.5.2 确定锁定后的同相支路信号 85
4.5.3 仿真分析环路的捕获带宽 87
4.5.4 对环路增益的几点讨论 89
4.6　一阶锁相环的板载测试 90
4.6.1 硬件接口电路 90
4.6.2 板载测试程序 91
4.6.3 板载测试验证 95
4.7　小结 98
第5章 二阶锁相环载波同步电路FPGA设计 99
5.1　载波同步的原理 99
5.1.1 载波同步的概念及实现方法 99
5.1.2 锁相环的工作方式 100
5.2　二阶锁相环的数字化模型 101
5.2.1 数字环路滤波器 102
5.2.2 DDS 103
5.2.3 数字锁相环的动态方程 104
5.3　输入信号建模与仿真 105
5.3.1 工程实例需求 105
5.3.2 输入信号模型 106
5.3.3 输入信号的MATLAB仿真 107
5.4　载波同步环的参数设计 111
5.4.1 总体性能参数设计 111
5.4.2 数字鉴相器设计 112
5.4.3 数字环路滤波器及DDS设计 115
5.5　载波同步环的FPGA实现 116
5.5.1 顶层模块的Verilog HDL实现 116
5.5.2 数字环路滤波器的Verilog HDL实现 119
5.6　载波同步环的仿真测试 121
5.6.1 采用“文件IO”方法设计测试激励文件 121
5.6.2 MATLAB生成测试数据 123
5.6.3 不同参数输入信号的仿真测试 126
5.6.4 关于载波同步环参数的讨论 130
5.7　载波同步环的板载测试 132
5.7.1 硬件接口电路 132
5.7.2 板载测试程序 133
5.7.3 板载测试验证 135
5.8　小结 137
第6章 平方环载波同步的FPGA实现 139
6.1　平方环工作原理 139
6.1.1 典型平方环工作原理 139
6.1.2 改进的平方环工作原理 140
6.2　输入信号建模与仿真 141
6.2.1 工程实例需求 141
6.2.2 DPSK调制原理及信号特征 142
6.2.3 DPSK信号传输模型及仿真 143
6.3　平方环性能参数设计 146
6.4　平方环的Verilog HDL设计 147
6.4.1 顶层文件设计 147
6.4.2 带通滤波器设计 150
6.4.3 其他模块的Verilog HDL设计 151
6.5　FPGA实现后的仿真测试 152
6.5.1 单载波信号的仿真测试 152
6.5.2 调幅信号的仿真测试 153
6.5.3 DPSK信号的仿真测试 154
6.6　平方环的板载测试 155
6.6.1 硬件接口电路 155
6.6.2 板载测试程序 156
6.6.3 板载测试验证 158
6.7　小结 160
第7章 Costas环载波同步的FPGA实现 161
7.1　Costas环工作原理 161
7.2　Costas环性能参数设计 162
7.3　Costas环的Verilog HDL设计 164
7.3.1 低通滤波器的Verilog HDL设计 164
7.3.2 其他模块的Verilog HDL设计 167
7.3.3 顶层模块的Verilog HDL设计 167
7.4　FPGA实现后的仿真测试 169
7.4.1 单载波信号的仿真测试 169
7.4.2 DPSK信号的仿真测试 170
7.5　同相支路的判断及码型变换 171
7.5.1 判断同相支路 171
7.5.2 码型变换 173
7.6　Costas环的板载测试 174
7.6.1 硬件接口电路 174
7.6.2 板载测试程序 175
7.6.3 板载测试验证 177
7.7　小结 179
第8章 锁相法位同步技术的FPGA实现 181
8.1　锁相法位同步技术原理 181
8.1.1 位同步技术概念及分类 181
8.1.2 数字锁相环位同步技术 183
8.2　微分型位同步环的FPGA实现 185
8.2.1 微分型位同步环的工作原理 185
8.2.2 顶层模块的Verilog HDL实现 186
8.2.3 双相时钟模块的Verilog HDL实现 188
8.2.4 微分鉴相模块的Verilog HDL实现 190
8.2.5 单稳触发器模块的Verilog HDL实现 192
8.2.6 控制及分频模块的Verilog HDL实现 193
8.2.7 位同步形成及移相模块的Verilog HDL实现 194
8.2.8 FPGA仿真测试 195
8.2.9 微分型位同步环的板载测试 197
8.3　积分型位同步环的FPGA实现 202
8.3.1 积分型位同步环的工作原理 202
8.3.2 顶层模块的Verilog HDL实现 204
8.3.3 积分模块的Verilog HDL实现 207
8.3.4 鉴相模块的Verilog HDL实现 208
8.3.5 FPGA仿真测试 209
8.4　改进位同步技术的FPGA实现 210
8.4.1 正交支路积分输出门限判决法 210
8.4.2 数字滤波器法 212
8.4.3 随机徘徊滤波器的Verilog HDL实现 213
8.4.4 随机徘徊滤波器的仿真测试 214
8.5　小结 215
第9章 内插法位同步技术的FPGA实现 217
9.1　内插法位同步技术原理 217
9.1.1 内插法实现框图 217
9.1.2 内插器原理及结构 218
9.1.3 Gardner误差检测算法 220
9.1.4 环路滤波器与DDS 221
9.2　内插法位同步技术的MATLAB仿真 222
9.2.1 设计环路滤波器系数 223
9.2.2 分析内插法位同步技术MATLAB仿真程序 223
9.2.3 简化后的内插法位同步技术仿真 228
9.3　内插法位同步技术的FPGA实现 231
9.3.1 顶层模块的Verilog HDL设计 231
9.3.2 内插器模块的Verilog HDL设计 233
9.3.3 定时误差检测及环路滤波模块的Verilog HDL
设计 236
9.3.4 DDS及分数间隔产生模块的Verilog HDL设计 238
9.3.5 FPGA实现后的仿真测试 240
9.4　内插法位同步环的板载测试 241
9.4.1 硬件接口电路 241
9.4.2 板载测试程序 242
9.4.3 板载测试验证 244
9.5　小结 247
第10章 帧同步技术的FPGA实现 249
10.1　帧同步码组及其检测原理 249
10.1.1 帧同步码组的选择 249
10.1.2 间隔式插入法的检测 原理 250
10.1.3 连贯式插入法的检测 原理 252
10.1.4 帧同步的几种状态 253
10.2　连贯式插入法帧同步的FPGA 实现 254
10.2.1 实例要求及总体模块 设计 254
10.2.2 汉明距离测量模块的 Verilog HDL设计及仿真 256
10.2.3 搜索模块的Verilog HDL设计及仿真 257
10.2.4 校核模块的Verilog HDL设计及仿真 258
10.2.5 同步模块的Verilog HDL 设计及仿真 261
10.3　帧同步系统的全状态仿真 测试 262
10.3.1 编写测试激励文件 262
10.3.2 仿真波形分析 264
10.4　帧同步电路的板载测试 265
10.4.1 硬件接口电路 265
10.4.2 板载测试程序 266
10.4.3 板载测试验证 268
10.5　小结 269
参考文献 271